歴史と仕様を含むDDR2RAMの紹介[MiniToolWiki]

Introduction Ddr2 Ram Including Its History

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市場にはさまざまな種類のRAMがあります。 SRAMメモリそして DRAMメモリ。この投稿はDDR2SDRAMに焦点を当てていますが、他のタイプのRAMに関する情報を入手したい場合は、にアクセスすることをお勧めします。 MiniTool ウェブサイト。

DDR2RAMの定義

DDR2 SDRAMは、ダブルデータレート2同期ダイナミックランダムアクセスメモリの略で、DDR2RAMとも呼ばれます。オリジナルを置き換えました DDR SDRAM しかし、それはに置き換えられます DDR3 SDRAM 。しかし、DDR2 DIMM sは、DDR3との上位互換性も、DDRとの下位互換性もありません。

DDR2 RAMは、データバスをダブルポンプする（バスクロック信号の立ち上がりエッジと立ち下がりエッジでデータを転送する）だけでなく、内部クロックをデータバスの半分の速度で実行することにより、バス速度を上げて消費電力を削減します。これら2つの要素の組み合わせにより、内部クロックサイクルごとに合計4つのデータ転送が発生します。

DDR2内部クロックはDDR外部クロックレートの半分で動作するため、DDR2メモリはDDRと同じ外部データバスクロックレートで動作し、DDR2 RAMが同じ帯域幅を提供しますが、レイテンシーが向上します。

言い換えると、DDRの2倍の外部データバスクロックレートで動作するDDR2 RAMは、同じ遅延で2倍の帯域幅を提供できます。最高のDDR2メモリモジュールの速度は、最高のDDRメモリモジュールの速度の少なくとも2倍です。

DDR2RAMの歴史

2001年、Samsungは最初のDDR2RAMを製造しました。 2003年、JEDEC標準化団体は、DDR2 RAMの開発と標準化における同社の取り組みが評価され、SamsungにTechnology RecognitionAwardを授与しました。

2003年の第2四半期に、DDR2 RAMは、200 MHz（PC2-3200と呼ばれる）と266 MHz（PC2-4200）の2つの初期クロックレートで正式に発売されました。待ち時間が長いため、両方のパフォーマンスが元のDDR仕様よりも悪く、合計アクセス時間が長くなりました。

ただし、元のDDRテクノロジの最高クロックレートは約200 MHz（400 MT / s）です。より高性能なDDRチップがありますが、JEDECはそれらを標準化しないと述べました。これらのチップのほとんどは標準のDDRチップであり、より高いクロックレートで実行できることがメーカーによってテストおよび決定されています。

このようなチップは、クロックが遅いチップよりもはるかに多くの電力を消費しますが、通常、実際のパフォーマンスはほとんど向上しません。低遅延のモジュールの出現により、DDR2RAMは2004年の終わりに古いDDR標準と競合し始めました。

DDR2RAMの仕様

DDR2RAMとDDRRAMの主な違いは、プリフェッチ長の増加です。 DDR RAMでは、プリフェッチの長さは1ワードあたり2ビットでしたが、DDR2RAMでは4ビットでした。アクセス中に、4ビットのディーププリフェッチキューが4ビットで読み書きされました。

キューは、2つのデータバスクロックサイクルでデータバスを介してデータを受信または送信しました（クロックサイクルごとに2つのデータビットが送信されました）。プリフェッチ長の増加により、DDR2 RAMは、データ転送速度を上げることなく、データバスを介してデータが転送される速度を2倍にすることができました。 DDR2 RAMの設計により、消費電力の過度の増加が回避されました。

電気インターフェイス、オンチップターミネーション、プリフェッチバッファ、およびオフチップドライバの改善により、DDR2RAMのバス周波数が向上しました。それでも、トレードオフの要因として、DDR2RAMの遅延は大幅に増加します。

DDR2プリフェッチバッファの深さは4ビットで、DDRの深さは2ビットです。 DDR SDRAMの一般的な読み取り遅延は2〜3バスサイクルですが、DDR2の読み取り遅延は3〜9サイクルである可能性があります。ただし、通常の範囲は4〜6です。したがって、同じ遅延を実現するには、DDR2RAMをデータレートの2倍で実行する必要があります。

帯域幅を増やすためのもう1つのコストは、チップをBGAパッケージにパッケージ化する必要があることです。これは、以前のメモリ生成TSSOPパッケージ（DDRSDRAMやSDRSDRAMなど）よりも高価で組み立てが困難です。より高速のバス速度でシグナルインテグリティを維持するには、このパッケージ変更を行う必要があります。

省電力は主に、チップ面積を減らすことによる製造プロセスの改善により、動作電圧の低下につながります（DDRの2.5Vである1.8Vと比較して）。メモリクロック周波数が低いと、利用可能な最高のデータレートを必要としないアプリケーションの消費電力も削減されます。